반도체 유리기판

주목받는 배경

반도체 산업에서 유리기판이 주목받는 배경은 무어의 법칙 둔화와 첨단 패키징 수요의 급증입니다. 트랜지스터 미세화의 물리적 한계에 가까워지면서, 칩렛(chiplet) 방식으로 여러 다이를 하나의 패키지 안에 통합하는 이종 집적(heterogeneous integration)이 부상했습니다. 이때 칩렛 간 연결을 담당하는 인터포저와 기판의 역할이 더욱 중요해졌습니다. 기존 유기기판은 고온 공정에서의 휨과 미세 피치 대응 한계로 대면적 패키지에서 수율 저하가 보고되고 있으며, 이를 보완할 소재로 유리가 검토되기 시작한 것입니다. 인텔은 2023년 9월 자사 기술 발표에서 유리기판 로드맵을 공개했고, 삼성전기와 SKC 등 국내 기업도 개발 상황을 발표한 바 있습니다. 다만 발표와 양산 사이에는 고객 인증, 공정 안정화, 장비 투자 등 여러 단계가 필요하다는 점을 인지해야 합니다.

패키지 역할

유리기판이 반도체 패키지 내에서 수행하는 역할은 전기적 재분배(RDL), 기계적 지지, 열 확산 경로 제공의 세 가지로 요약됩니다. 칩에서 나오는 수백~수천 개의 I/O 신호를 PCB에 맞는 피치로 재분배하는 것이 1차 기능이며, 이 과정에서 신호 무결성과 전력 무결성을 동시에 확보해야 합니다. 유리 소재는 유전상수가 비교적 균일하고 주파수 의존성이 작아 고속 신호 전달에 적합합니다. 기계적 지지 측면에서는 유리의 영률(Young’s modulus)이 약 70GPa로 유기기판(약 25GPa)보다 높아 박형화에 유리하지만, 취성(brittleness)으로 인해 핸들링과 가장자리 결함 관리가 기술적 과제입니다.

이 항목을 실제 자료에 적용할 때는 단일 특성만 떼어 결론을 내리지 않는 것이 중요하다. 패키지 역할에 관한 결과는 유리 조성, 패널 두께, 비아와 배선의 형상, 후속 조립 조건이 함께 달라지면 같은 방향으로 재현되지 않을 수 있다. 따라서 공급사 사양서는 시험 온도와 주파수, 시편 크기, 측정 방법을 맞춘 뒤 비교하고, 개발 샘플과 고객 인증, 파일럿 생산, 양산 출하를 서로 다른 단계로 구분해야 한다. 공개 자료에 조건이 빠져 있다면 우열을 단정하기보다 확인이 필요한 항목으로 남기는 편이 안전하다.

검토 기록에는 자료의 발행 주체와 확인일, 시험 조건, 비교 대상, 아직 검증되지 않은 가정을 함께 적는다. 공정 변경 전후에는 동일한 측정법으로 결함 위치와 전기적 결과를 연결하고, 평균값뿐 아니라 분포와 가장자리 편차도 확인한다. 이런 방식은 홍보 문구와 실제 제조 가능성을 구분하고, 설계 요구가 바뀌었을 때 판단 근거를 다시 추적하는 데 도움이 된다.

대면적과 배선

유리기판의 핵심 경쟁력 중 하나는 패널 기반 대면적 가공입니다. 반도체 웨이퍼는 300mm(12인치) 원형이 최대이며, 실리콘 인터포저도 이 제약을 받습니다. 반면 유리는 디스플레이 산업에서 축적된 대면적 패널 기술을 활용해 510×515mm급 사각 패널로 가공할 수 있어, 단위 면적당 다이 수율이 높아집니다. 배선 측면에서는 유리의 평탄도(TTV, Total Thickness Variation)가 1μm 이하로 제어 가능하여, 2μm L/S 이하의 미세 배선에 유리한 조건을 제공합니다. 다만 이러한 사양은 실험실 수준의 결과이며, 양산 환경에서의 재현성은 별도로 확인이 필요합니다.

전기와 열

유리기판의 전기적 특성은 유전상수(Dk 약 5~6)와 유전손실(Df < 0.005)로 대표됩니다. 이 수치는 유기기판의 저유전 소재(Dk 3.2~3.5, Df 0.003~0.005)와 비교하면 Dk는 다소 높지만 Df는 동등 수준입니다. 고주파 대역(28GHz 이상)에서 유리의 손실 특성이 안정적이라는 학회 발표가 다수 존재합니다. 열 특성 면에서 유리의 열전도율은 약 1W/m·K로 실리콘(약 150W/m·K)이나 구리(약 400W/m·K)에 비해 매우 낮습니다. 따라서 유리기판 자체는 열 확산 경로로 부적합하며, TGV를 통한 구리 비아와 별도의 열 관리 구조(히트 스프레더 등)가 필수적입니다.

신뢰성 평가

반도체 유리기판의 신뢰성 평가는 온도 사이클 시험(TCT), 습열(HAST), 전기 마이그레이션, 기계적 굽힘·충격 시험으로 구성됩니다. JEDEC 표준에 따라 -40°C ~ 125°C 온도 사이클 1,000회 통과 여부가 기본 기준이며, CTE 불일치에 의한 솔더 조인트 피로 파괴가 주요 관찰 대상입니다. 유리의 CTE(3~8ppm/°C)가 실리콘(2.6ppm/°C)에 가깝기 때문에 칩-기판 계면의 응력은 유기기판보다 낮지만, 유리-PCB 계면에서는 여전히 CTE 차이가 존재합니다. 습열 시험에서는 유리 자체의 내습성이 우수하나, 금속-유리 계면의 접착력 유지가 관건입니다.

신뢰성 시험 주의점

학회 발표된 시험 결과는 특정 유리 조성·TGV 사양·배선 구조에 국한된 경우가 많습니다. 자사 설계에 적용할 때는 동일 조건의 시험 재현 또는 고객사 인증 프로세스 통과 여부를 별도 확인해야 합니다.

적용 단계

반도체 유리기판의 현재 기술 성숙도를 단계별로 정리하면 다음과 같습니다. 각 단계의 경계는 기업과 적용 분야에 따라 다르며, 한 기업이 파일럿 단계에 있다고 해서 산업 전체가 그 수준인 것은 아닙니다.

• 연구 발표 단계: 학회(ECTC, IEDM 등)에서 소재·공정·시제품 수준의 발표
• 샘플 제공 단계: 잠재 고객사에 평가용 샘플을 제공하고 피드백 수집
• 고객 인증 단계: 특정 제품 설계에 맞춘 인증 시험 진행(수 개월~수 년)
• 파일럿 생산 단계: 소량 생산 라인에서 양산 공정 검증
• 양산 단계: 대량 생산과 안정적 수율 확보

1. 뉴스에서 ‘양산’이라는 표현이 나오면, 실제 출하 물량과 고객 제품 탑재 여부를 확인하십시오.
2. 공급망 정보(유리 원판 공급사, 장비 업체)가 공개되어 있으면 기술 성숙도를 교차 검증할 수 있습니다.
3. 특허 출원 건수와 분야는 기업의 기술 방향을 읽는 보조 지표입니다.

이 글은 AI(인공지능)의 도움을 받아 작성되었습니다.