유리기판 열팽창계수

CTE 의미

열팽창계수(CTE, Coefficient of Thermal Expansion)는 온도 1도 상승 시 소재가 팽창하는 비율을 나타냅니다. 반도체 패키지에서는 칩(실리콘, CTE 약 2.6ppm/K), 기판(유기 12~17 또는 유리 3~8), PCB(CTE 14~18)라는 서로 다른 CTE의 소재가 적층되어, 온도 변화 시 각 소재가 서로 다른 양만큼 팽창하고 수축합니다. 이 차이가 계면에 전단 응력을 발생시키고, 솔더 조인트 피로, 기판 휨, 배선 크랙의 원인이 됩니다. 유리기판의 CTE(3~8ppm/K)는 실리콘 칩에 가까워, 칩과 기판 계면의 응력을 유기기판 대비 크게 줄일 수 있습니다. 다만 유리와 PCB 계면에서는 여전히 CTE 차이가 존재하므로, 패키지 전체의 열기계적 설계가 필요합니다.

이 항목을 실제 자료에 적용할 때는 단일 특성만 떼어 결론을 내리지 않는 것이 중요하다. CTE 의미에 관한 결과는 유리 조성, 패널 두께, 비아와 배선의 형상, 후속 조립 조건이 함께 달라지면 같은 방향으로 재현되지 않을 수 있다. 따라서 공급사 사양서는 시험 온도와 주파수, 시편 크기, 측정 방법을 맞춘 뒤 비교하고, 개발 샘플과 고객 인증, 파일럿 생산, 양산 출하를 서로 다른 단계로 구분해야 한다. 공개 자료에 조건이 빠져 있다면 우열을 단정하기보다 확인이 필요한 항목으로 남기는 편이 안전하다.

검토 기록에는 자료의 발행 주체와 확인일, 시험 조건, 비교 대상, 아직 검증되지 않은 가정을 함께 적는다. 공정 변경 전후에는 동일한 측정법으로 결함 위치와 전기적 결과를 연결하고, 평균값뿐 아니라 분포와 가장자리 편차도 확인한다. 이런 방식은 홍보 문구와 실제 제조 가능성을 구분하고, 설계 요구가 바뀌었을 때 판단 근거를 다시 추적하는 데 도움이 된다.

소재 불일치

반도체 패키지의 주요 소재 간 CTE 불일치를 정량적으로 정리하면 다음과 같습니다. 불일치가 클수록 계면 응력이 높아지고, 대면적과 고밀도 패키지에서 문제가 심화됩니다.

이 항목을 실제 자료에 적용할 때는 단일 특성만 떼어 결론을 내리지 않는 것이 중요하다. 소재 불일치에 관한 결과는 유리 조성, 패널 두께, 비아와 배선의 형상, 후속 조립 조건이 함께 달라지면 같은 방향으로 재현되지 않을 수 있다. 따라서 공급사 사양서는 시험 온도와 주파수, 시편 크기, 측정 방법을 맞춘 뒤 비교하고, 개발 샘플과 고객 인증, 파일럿 생산, 양산 출하를 서로 다른 단계로 구분해야 한다. 공개 자료에 조건이 빠져 있다면 우열을 단정하기보다 확인이 필요한 항목으로 남기는 편이 안전하다.

검토 기록에는 자료의 발행 주체와 확인일, 시험 조건, 비교 대상, 아직 검증되지 않은 가정을 함께 적는다. 공정 변경 전후에는 동일한 측정법으로 결함 위치와 전기적 결과를 연결하고, 평균값뿐 아니라 분포와 가장자리 편차도 확인한다. 이런 방식은 홍보 문구와 실제 제조 가능성을 구분하고, 설계 요구가 바뀌었을 때 판단 근거를 다시 추적하는 데 도움이 된다.

휨과 접합부

CTE 불일치는 패키지의 휨(warpage)과 접합부 응력에 직접 영향을 미칩니다. 리플로우 공정(피크 온도 260도 전후)에서 칩과 기판이 서로 다른 양만큼 팽창하면, 패키지가 볼록 또는 오목하게 휘어집니다. 이 휨은 솔더 접합 시 범프 높이 편차를 유발하고, 극단적인 경우 비습윤(non-wetting) 불량으로 이어집니다. 유리기판은 칩과의 CTE 차이가 작아 리플로우 시 휨이 유기기판 대비 현저히 감소하는 것으로 시뮬레이션과 실측 결과 모두 보고되어 있습니다. 다만 유리기판 위의 구리 배선층(CTE 약 17ppm/K)과 유리 사이의 내부 CTE 불일치도 휨의 원인이 되므로, 배선 구조의 대칭 설계가 중요합니다.

• 리플로우 시 휨: 유기기판 50~200 마이크로미터 대비 유리기판 10~50 마이크로미터(시뮬레이션 기준)
• 범프 전단 응력: CTE 차이에 비례하며, 유리기판 사용 시 2~5배 감소
• 배선층 CTE 보상: 상하면 대칭 배선과 절연층 CTE 조절로 내부 휨 최소화
• 스티프너: 대면적 유리기판에 금속 스티프너 부착으로 추가 휨 제어 가능

온도 사이클

온도 사이클 시험(TCT)은 CTE 불일치에 의한 열피로 수명을 평가하는 가속 시험입니다. JEDEC 표준에 따라 영하 40도에서 125도를 수백에서 수천 회 반복하며, 솔더 조인트의 저항 변화와 크랙 진전을 관찰합니다. 유리기판은 칩과의 CTE 차이가 작아, 칩과 기판 계면의 솔더 조인트 수명이 유기기판 대비 향상되는 것으로 보고됩니다. 그러나 유리와 PCB 계면에서는 CTE 차이(6~15ppm/K)가 남아 있어, 이 계면의 솔더볼 피로가 새로운 약점(weak link)이 될 수 있습니다.

이 항목을 실제 자료에 적용할 때는 단일 특성만 떼어 결론을 내리지 않는 것이 중요하다. 온도 사이클에 관한 결과는 유리 조성, 패널 두께, 비아와 배선의 형상, 후속 조립 조건이 함께 달라지면 같은 방향으로 재현되지 않을 수 있다. 따라서 공급사 사양서는 시험 온도와 주파수, 시편 크기, 측정 방법을 맞춘 뒤 비교하고, 개발 샘플과 고객 인증, 파일럿 생산, 양산 출하를 서로 다른 단계로 구분해야 한다. 공개 자료에 조건이 빠져 있다면 우열을 단정하기보다 확인이 필요한 항목으로 남기는 편이 안전하다.

검토 기록에는 자료의 발행 주체와 확인일, 시험 조건, 비교 대상, 아직 검증되지 않은 가정을 함께 적는다. 공정 변경 전후에는 동일한 측정법으로 결함 위치와 전기적 결과를 연결하고, 평균값뿐 아니라 분포와 가장자리 편차도 확인한다. 이런 방식은 홍보 문구와 실제 제조 가능성을 구분하고, 설계 요구가 바뀌었을 때 판단 근거를 다시 추적하는 데 도움이 된다.

구조 상호작용

CTE는 단일 물성이 아니라, 패키지 전체 구조와 상호작용합니다. 유리기판의 두께, TGV 배치, 배선 층수, 몰딩 유무, 언더필 특성이 모두 열기계적 거동에 영향을 미칩니다. FEA(유한요소해석) 시뮬레이션으로 패키지 전체의 응력 분포와 휨을 예측하고, 시험 결과와 비교하여 모델을 검증하는 것이 산업 표준 설계 방법입니다. 유리기판 패키지의 열기계적 모델링에서는 유리의 취성 파괴 거동과 표면 결함의 영향을 반영해야 하며, 이는 유기기판 모델링과 근본적으로 다른 점입니다.

CTE 데이터 비교 시 주의

CTE 값은 측정 온도 범위에 따라 달라집니다. 또한 유리의 CTE는 유리전이온도(Tg) 전후로 급격히 변하므로, 실사용 온도 범위에서의 CTE를 확인해야 합니다. 소재 데이터시트의 측정 조건을 반드시 확인하십시오.

자료 비교

유리기판의 CTE 관련 자료를 비교할 때 확인해야 할 핵심 항목입니다.

1. 측정 온도 범위: 실사용 온도(0~100도)와 공정 온도(약 260도)에서의 CTE를 구분
2. 측정 방법: TMA(Thermomechanical Analysis), 간섭계, 스트레인 게이지 등
3. 유리 조성: 동일 계열(보로실리케이트)이라도 조성에 따라 CTE가 1~2ppm/K 차이
4. 패키지 맥락: 단일 소재 CTE가 아닌, 적층 구조에서의 유효 CTE(effective CTE) 고려

이 항목을 실제 자료에 적용할 때는 단일 특성만 떼어 결론을 내리지 않는 것이 중요하다. 자료 비교에 관한 결과는 유리 조성, 패널 두께, 비아와 배선의 형상, 후속 조립 조건이 함께 달라지면 같은 방향으로 재현되지 않을 수 있다. 따라서 공급사 사양서는 시험 온도와 주파수, 시편 크기, 측정 방법을 맞춘 뒤 비교하고, 개발 샘플과 고객 인증, 파일럿 생산, 양산 출하를 서로 다른 단계로 구분해야 한다. 공개 자료에 조건이 빠져 있다면 우열을 단정하기보다 확인이 필요한 항목으로 남기는 편이 안전하다.

검토 기록에는 자료의 발행 주체와 확인일, 시험 조건, 비교 대상, 아직 검증되지 않은 가정을 함께 적는다. 공정 변경 전후에는 동일한 측정법으로 결함 위치와 전기적 결과를 연결하고, 평균값뿐 아니라 분포와 가장자리 편차도 확인한다. 이런 방식은 홍보 문구와 실제 제조 가능성을 구분하고, 설계 요구가 바뀌었을 때 판단 근거를 다시 추적하는 데 도움이 된다.

이 글은 AI(인공지능)의 도움을 받아 작성되었습니다.